UCAgent: Automatisierte Block-Level-Verifikation mit KI

Die funktionale Verifikation von integrierten Schaltkreisen bleibt ein entscheidender Engpass in modernen Entwicklungszyklen und beansprucht rund 70 % der Gesamtentwicklungszeit. Traditionelle Techniken wie konstrahierte Zufalls- und formale Verifikation können mit der zunehmenden Komplexität der heutigen Halbleiterdesigns nicht mehr Schritt halten.

Neuste Fortschritte in Large Language Models (LLMs) versprechen zwar Code‑Generierung und Automatisierung, doch bleiben erhebliche Hindernisse: die Genauigkeit bei der Erzeugung von Verilog/SystemVerilog‑Code, die Anfälligkeit von LLMs für komplexe, mehrstufige Prüfabläufe und die Schwierigkeit, Konsistenz zwischen Spezifikationen, Coverage‑Modellen und Testfällen zu wahren.

UCAgent, ein End‑to‑End-Agent, adressiert diese Probleme durch drei Kernmechanismen. Erstens wird eine reine Python‑Verifikationsumgebung mit Picker und Toffee aufgebaut, wodurch die Abhängigkeit von LLM‑generiertem SystemVerilog-Code entfällt. Zweitens führt UCAgent einen konfigurierbaren 31‑Stufen‑Workflow ein, der das LLM Schritt für Schritt leitet und jede Stufe automatisch prüft. Drittens implementiert der Agent einen Verification Consistency Labeling Mechanism (VCLM), der hierarchische Labels zu LLM‑generierten Artefakten hinzufügt und damit Zuverlässigkeit sowie Nachverfolgbarkeit erhöht.

Erste Experimente zeigen, dass UCAgent die Effizienz der Block‑Level‑Verifikation deutlich steigert und die Fehlerquote in generierten Testfällen reduziert. Damit bietet UCAgent einen vielversprechenden Ansatz, um die funktionale Verifikation in der Halbleiterindustrie zu automatisieren und die Entwicklungszeit nachhaltig zu verkürzen.